超聲波流量計關于時差法的探討 三十二
Verilog—HDL語言不僅定義了語法，而且對每個語法都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog—HDL語言仿真器進行驗證。Verilog—HDL語言從c語言中繼承了很多操作符和結構。Verilog—HDL語言提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog．HDL語言的核心子集易于學習和使用，這對大多數建模來說已經足夠了。當然，完整的已經描述語言足以對從最復雜的芯片到完整的電子系統進行描述。
下面列出的是Verilog—HDL硬件描述語言的主要能力：
>基本邏輯門，例如and、or和nand等都內置在語言中。
>用戶定義原語(UDP)創建的靈活性，用戶定義的原語既可以是組
浙江大學碩：E學位論文
合邏輯原語，也可以是時序邏輯原語。
開關級基本結構模型，例如pmos和llnlos等也被內置在語言中。
提供顯示語言結構指定設計中的端口到端口的時延和設計的時序檢查。
可以采用三種不同方式或者混合方式對設計建模。這些方式包括：行為描述方式---使用過程化結構建模；數據流方式---使用連續賦值語句方式建模；結構化方式——使用門和模塊實例語句描述建模。
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