超聲波流量計關(guān)于時差法的探討 二十六
左側(cè)是乘積項(xiàng)陣列，實(shí)際就是一個與或陣列，每一個交叉點(diǎn)都是一個可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯。后面的乘積項(xiàng)選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。圖右側(cè)是一個可編程D觸發(fā)器，它的時鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內(nèi)部邏輯(乘積項(xiàng)陣列)產(chǎn)生的時鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出到I／0腳。
4．1．2基于查找表(Look．Up．Table)的PLD原理與結(jié)構(gòu)
查找表(Look～Up—Table)簡稱為LUT，LUT本質(zhì)上就是一個RAM目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16xl的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD／FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM，這樣，每輸入一個信號進(jìn)行邏輯運(yùn)算就等于輸入一。個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。
4．1．3 Xilinx Spartan-ll芯片的內(nèi)部結(jié)構(gòu)
Spartan—II主要包括CLBs，i／o塊，RAM塊和可編程連線，延遲鎖相環(huán)DLL。
在Spartan-II中，一個CLB包括2個S1ices，每個slices包括兩個LUT，兩個觸發(fā)器和相關(guān)邏輯。S1ices可以看成是Spartan--II實(shí)現(xiàn)邏輯的最基本結(jié)構(gòu)。
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