超聲波流量計關(guān)于時差法的探討 二十五
第四章FPGA器件原理及開發(fā)環(huán)境
4．1 PLD／FPGA結(jié)構(gòu)與原理
4．1．1基于乘積項(Product．Term)的PLD結(jié)構(gòu)
采用這種結(jié)構(gòu)的PLD芯片有：Altera的MAX7000，MAX3000系列(EEPROM工藝)，Xilinx的XC9500系列(Flash工藝)和Lattice，Cypress的大部分產(chǎn)品(EEPROM工藝)。這種基于乘積項的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無需其他芯片配合。
這種PLD可分為三塊結(jié)構(gòu)：宏單元(Marocell)，可編程連線(PIA)和IlO控制塊。宏單元是PLD的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能。
可編程連線負(fù)責(zé)信號傳遞，連接所有的宏單元。I／O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出，擺率控制，三態(tài)輸出等。
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