超聲波流量計(jì)多普勒原理的探討 三十五
3．3．2 CPLD設(shè)計(jì)流程
FPGA／CPLD進(jìn)行電路設(shè)計(jì)的一般流程剛：
一般說(shuō)來(lái)，用FPGA／CPLD器件設(shè)計(jì)電子系統(tǒng)的設(shè)計(jì)流程分成四大部分，即應(yīng)用設(shè)計(jì)、設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)驗(yàn)證仿真。其中，應(yīng)用設(shè)計(jì)和設(shè)計(jì)輸入完全依賴設(shè)計(jì)人員，但設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)驗(yàn)證仿真則更多地由開發(fā)軟件自動(dòng)實(shí)現(xiàn)。
我們通過(guò)應(yīng)用設(shè)計(jì)把應(yīng)用需求用相應(yīng)的電路形式表達(dá)。設(shè)計(jì)輸入是把所做的應(yīng)用設(shè)計(jì)輸入到相應(yīng)的的電路形式表達(dá)。設(shè)計(jì)輸入是把所做的應(yīng)用設(shè)計(jì)輸入到相應(yīng)的FPG∽PLD開發(fā)系統(tǒng)中；設(shè)計(jì)實(shí)現(xiàn)主要功能是FPGA／cPLD開發(fā)系統(tǒng)將輸入設(shè)計(jì)經(jīng)過(guò)一系列的處理得到編程數(shù)據(jù)；設(shè)計(jì)驗(yàn)證仿真的目的是在燒制FPGA／CPLD之前對(duì)所做的應(yīng)用設(shè)計(jì)驗(yàn)證，以達(dá)到縮短開發(fā)周期、減少開發(fā)成本的目的。
上述的設(shè)計(jì)流程進(jìn)一步細(xì)化為八個(gè)步驟：
(1)應(yīng)用設(shè)計(jì)。此處的應(yīng)用設(shè)計(jì)包含有兩層含義：第一層含義是根據(jù)相關(guān)原理、相關(guān)知識(shí)和設(shè)計(jì)經(jīng)驗(yàn)，用電路的形式來(lái)實(shí)現(xiàn)應(yīng)用設(shè)計(jì)的需求；第二層含
義是用FPGA／CPLD器件來(lái)設(shè)計(jì)電路。在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是用傳統(tǒng)的原理圖方法來(lái)表達(dá)用FPGA／CPLD器件實(shí)現(xiàn)的電路設(shè)計(jì)的。自20世紀(jì)90年代初，用Verilog。ABEL、AHDL和VHDL等硬件描述語(yǔ)言的方法來(lái)表達(dá)設(shè)計(jì)得到了廣大工程設(shè)計(jì)人員的認(rèn)可。
(2)設(shè)計(jì)輸入。設(shè)計(jì)輸入是FPG～cPLD開發(fā)系統(tǒng)提供的一個(gè)電路邏輯
的輸入環(huán)境，配置不同的接口，可以選用不同的繪圖軟件。輸入設(shè)計(jì)既可以采用圖形輸入的方法，也可以采用硬件描述語(yǔ)言輸入的方法。值得注意的是，當(dāng)采用圖形輸入的方法時(shí)，設(shè)計(jì)人員必須熟悉相關(guān)FPG～cPLD開發(fā)系統(tǒng)提供的組件庫(kù)，一定要用此組件庫(kù)里的組件來(lái)表達(dá)中所做的設(shè)計(jì)；當(dāng)采用硬件描述語(yǔ)言的方法時(shí)，設(shè)計(jì)人員必須熟悉相關(guān)硬件描述語(yǔ)言，用標(biāo)準(zhǔn)邏輯語(yǔ)言格式來(lái)表達(dá)(1)中所做的設(shè)計(jì)。
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