多普勒超聲波流量計(jì)的探討 七十二
(2) 多普勒超聲波流量計(jì)Verilog硬件描述語(yǔ)言介紹
在硬件描述語(yǔ)言方面，目前最主要的硬件描述語(yǔ)言是VHDL和VerilogHDL。VHDL發(fā)展的較早，語(yǔ)言嚴(yán)格；而Verilog HDL是在C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，語(yǔ)法自由。VerilogHDL和VHDL比較，它們主要有以下幾點(diǎn)不同：
1從推出過(guò)程來(lái)看，VHDL偏重于標(biāo)準(zhǔn)化的考慮，它是針對(duì)各個(gè)電子部件供應(yīng)商具有統(tǒng)一數(shù)據(jù)交換格式的要求而考慮的；而Verilog HDL與EDA工具的結(jié)合更為緊密，是一個(gè)針對(duì)EDA工具開(kāi)發(fā)的HDL語(yǔ)言；
2與VHDL相比，VerilogHDL的編程風(fēng)格更加簡(jiǎn)潔明了、高效便捷。如果單純從描述結(jié)構(gòu)上考察，兩者的代碼量之比為3：1；
3目前市場(chǎng)上所有EDA／ESDA工具都同時(shí)支持這兩種語(yǔ)言，而在ASIC設(shè)計(jì)領(lǐng)域，VerilogHDL占有明顯的優(yōu)勢(shì)。因此，根據(jù)兩種語(yǔ)言的不同特點(diǎn)，結(jié)合本人知識(shí)水平，在本設(shè)計(jì)中采用了VerilogHDL硬件設(shè)計(jì)語(yǔ)言。
4．2．3 CPLD程序流程與時(shí)序仿真波形
CPLD最主要的任務(wù)是對(duì)系統(tǒng)的全局時(shí)序控制，為各個(gè)功能模塊提供相應(yīng)的控制信號(hào)以確保整個(gè)系統(tǒng)工作的協(xié)調(diào)完整性。
超聲波流量計(jì)
官方動(dòng)態(tài)